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近年来，关于摩尔定律是否还适用于当今的芯片制造业，专家们也是各发其言。如此来看，科技界的规则要在新时代失效了？正当我们疑惑之时，沉寂许久的计算技术界突然传来了一个好消息，来自劳伦斯伯克利国家实验室的一个团队打破了物理极限，将晶体管制程从14nm缩小到了1nm。
在集成电路领域中，特征尺寸的意识是指半导体器件中的最小尺寸。而在CMOS工艺中，特征尺寸的典型代表为“栅”的宽度，也就是MOS器件的沟道长度。一般人们在谈及CPU的更新换代的时候，也会讲到类似的话：特征尺寸越小，芯片的集成度就越高，性能越强，而功耗却越低。
纳米制造工艺是什么意思
所谓的多少nm指的是CPU上形成的互补氧化物金属半导体场效应晶体管栅极的宽度，简称栅长，栅长越短，代表在相同尺寸的硅片上能集成更多的晶体管，Intel曾经宣称将栅长从130nm减小到90nm时，相对应的晶体管所占得的面积也随之减小了一半；同理，当芯片的晶体管集成度处于相当的情况下，使用更先进的制造工艺，带来的就是芯片面积和功耗会越小，而成本也就越低。
所以你很难想象到1nm到底有多小，以人类的头发举例，后者的宽度仅为约5万纳米。而体积的小，也很好的满足了未来轻薄化的需求。
突破物理材料限制
制程，它并不是无限制的缩小，当电晶体缩小到20纳米左右，量子物理问题截然而来，此时的电晶体出现漏电的现象，抵销缩小体积时获得的效益。
因为晶体管由三个终端组合而成，一个源极，一个漏极和一个门极。电流从源极流向漏极，此时流量由门极来控制，通过开启和断开对所施加的电压做出反应，此时电子将失去控制。为了改善这个问题，在传统的工艺中，虽说接触面只有一个，但是采用了FinFET（Tri-Gate）技术后，接触的面变的更加的立体，能够轻易的增加接触的面积，使Source-Drain端变得更小，对缩小尺寸有很大的帮助，也很好的减少因物理现象导致的漏电现象。
现有的晶体管制造
晶体管的制程大小一直是影响计算技术进步的重要因素。在集成电路领域中，晶体管越小，在同等体积的芯片上集成的越多，带来的结果就是处理器的性能和功耗得到巨大的进步。
从目前芯片的制造工艺来看，7nm已经是物理极限，一般当晶体管的大小低于7nm，它在物理形态上会非常的集中，从而产生量子隧穿效应，这给芯片制造工艺带来了巨大的挑战，就需要突破逻辑门电路设计。
早前，几家芯片巨头表示它们将寻找替代硅的新原料来制作7nm晶体管，现在劳伦斯伯克利国家实验室已经走在了前面。成功将制程微缩至1纳米，就是在于纳米碳管与二硫化钼（MoS 2）等材料的运用，是提升晶体管性能和延续摩尔定律的关键材料，也是此次研究成功的关键要素。
不过，这项研究仍处于初级阶段，毕竟现在芯片市场还是14nm制程统治着，加上14nm的芯片上就已超过了10亿多个晶体管，要想将晶体管缩小到1nm，大规模量产的话，困难还是比较大的。总而言之，该项研究具有非常重要的指导意义，而新材料的发现，将在未来发挥其重大力量，大大的提升计算机的运算能力，也让摩尔定律继续它的传奇预言。
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